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課程簡介

RISC-V 架構基礎與生態系概覽

RISC-V ISA 版圖與產業採用

  • 開放 ISA 理念與 RISC-V International 的標準化版圖
  • RISC-V 的心智模型:載入-儲存架構、暫存器檔案、位元序
  • 與 ARM、x86 和 POWER 的比較:異質運算架構的權衡
  • 生態系成熟度評估:SiFive、T-Head、Western Digital 以及日益壯大的開原始矽社群
  • 標準化介面:RISC-V Privileged ISA、機器軟體抽象層 (MSBL)

記憶體模型與 ABI 合規性

  • 非特權架構規範:CSR 對應表、異常處理與記憶體階層
  • RV32I / RV64I 指令集以及用於跨平台二進位可攜性的 ABI 合規性
  • 用於多處理器系統的記憶體排序慣例與屏障指令

RISC-V 組語程式設計與編譯器工具鏈

低階指令程式設計

  • 基礎整數指令 (I)、乘/除 (M)、原子操作 (A) 擴充套件
  • 針對 32 位元與 64 位元 RISC-V 目標的位元寬度感知程式設計策略
  • 用於嵌入式與即時軟體系統的呼叫慣例與堆疊框架管理

編譯器工具鏈熟練度

  • 基於 LLVM 的編譯器工具鏈:Clang、LLVM、Binutils 用於 RISC-V 跨平台編譯
  • 連結器腳本、區段與記憶體配置,適用於裸機與 RTOS 環境
  • 編譯器內建函數、最佳化層級以及透過剖析驅動的程式碼調整
  • 開原始工具鏈開發工作流程:建構、測試與打包自訂 GCC/Clang 工具鏈

嵌入式系統開發與即時作業系統

裸機與 RTOS 程式設計

  • RISC-V 的 Rust 系統程式設計:零成本抽象、不安全的記憶體管理與裸機開發
  • No-Std 環境:自訂連結器、裝置驅動程式開發以及記憶體映射 I/O
  • Zephyr RTOS 與 Buildroot BSP 開發,適用於 RISC-V 目標平台
  • 周邊介面:GPIO、I2C、SPI、UART 以及 DMA 控制器程式設計

電源效能最佳化

  • 時脈閘控、電源域管理與低功耗模式最佳化
  • 使用模擬剖析器與硬體效能計數器進行週期準確的效能分析
  • 用於安全關鍵應用程式的即時中斷延遲調整

RISC-V 的 Linux 核心與引導程式開發

引導韌體與引導程式生態系

  • OpenSBI (SBI 規範實作):引導程式韌體開發
  • RISC-V 上的 UEFI/EDK II:現代韌體啟動堆疊開發
  • Coreboot 與 U-Boot 移植至 RISC-V 單板電腦

Linux 核心整合

  • RISC-V 上游核心貢獻:裝置樹覆蓋層、CPU 拓撲結構以及中斷控制器 (AIA) 驅動程式開發
  • 供應商 BSP 開發與用於自訂 SoC 平台的核心配置
  • 檔案系統支援、網路堆疊以及在 RISC-V 主機系統上的容器化支援 (Docker, Kubernetes)

RISC-V SoC 設計與 FPGA 原型驗證

多核心 SoC 架構與整合

  • RISC-V 多核心處理器的晶片上網路 (NoC) 設計方法論
  • Axi4/CHI 快取一致性與處理器間通訊協定
  • 開原始 IP 整合:OpenCores、ChIPS Framework 以及供應商 RTL 組件
  • 匯流排矩陣設計與記憶體控制器整合 (DDR, SRAM, eMMC, PCIe)

基於 FPGA 的處理器原型驗證

  • RISC-V 核心 (例如:BOOM, VexRiscv, PULP) 的 FPGA 合成與實作
  • SystemVerilog 斷言 (SVA) 與基於 UVM 的功能驗證方法論
  • RISC-V 核心驗證的形式驗證工具與基於性質的測試

RISC-V 向量擴充套件與領域特定加速

RVV (RISC-V Vector) 擴充套件深入探討

  • 向量載入/儲存、向量融合乘加 (VFMA) 以及矩陣運算加速
  • 用於工作負載最佳化 SIMD 執行的可變長度向量操作 (VL, VLEN)
  • 向量遮罩操作、分段控制以及適用於 DSP 與 ML 工作負載的資料類型彈性

自訂 DSP 與領域特定指令設計

  • 透過擴充套件與基於 CBAR 的操作數介面,設計領域特定加速器
  • 編譯器前端修改以用於自訂指令產生與程式碼輸出
  • 加速器整合至量產 SoC 的硬體-軟體分割策略

RISC-V 上的 AI 加速與邊緣機器學習

RISC-V 處理器的 NPU 設計與整合

  • 神經處理單元架構:脈衝陣列、張量核心以及晶片內 AI 加速的權重壓縮
  • 用於 RISC-V 邊緣部署的模型量化技術 (INT8, INT4, FP8)
  • 框架相容性:TensorFlow Lite Micro、ONNX Runtime 與 PyTorch Edge 在 RISC-V 目標上的應用

AI 工作負載的異質運算

  • RISC-V 主機 CPU 與 AI 加速器 NPU 的共設計,用於即時推論管線
  • 記憶體子系統最佳化:用於 ML 模型權重與激活值的 HBM/DDR 頻寬管理
  • 邊緣 AI 推論系統的散熱與電源預算

RISC-V 的硬體安全與機密運算

實體記憶體保護與可信執行

  • 實體記憶體保護 (PMP) 與頁表解碼器安全機制
  • RISC-V 的安全隔間/TEE 架構:OP-TEE 整合、SEV 級可信執行環境
  • 啟動鏈安全:信任根、安全開機以及測量的啟動憑證

加密加速

  • RISC-V 加密擴充套件 (Zk, Zkr, K 擴充套件):SHA, AES, RSA, RSA-PSS 與 ECC 加速
  • 下一代 RISC-V 處理器的後量子密碼學 (PQC) 整合
  • 側通道攻擊緩解技術:常數時間程式設計、掩碼處理與硬體隨機數產生器

進階自訂架構與 ISA 擴充套件設計

領域特定架構與自訂指令擴充套件

  • ISA 擴充套件設計方法論:編碼、編碼表、ABI 影響分析以及 RISC-V International 規範提交流程
  • 基於 CBAR (自訂基準位址暫存器) 的自訂暫存器檔案設計,用於操作數分派
  • 指令流水線處理、危險偵測以及針對擴充套件的流水線修改

自訂架構修改的驗證與簽核

  • 自訂擴充套件的測試平台設計:定向 vs. 約束隨機刺激產生
  • 回歸測試框架與基於覆蓋率的驗證,適用於架構修改
  • 互操作性測試:確保自訂指令在確立的 ABI 限制內運作

安全關鍵與汽車 RISC-V 應用

功能安全與汽車標準合規性

  • RISC-V 汽車處理器的 ISO 26262 功能安全合規性
  • RISC-V 矽 IP 的 ASIL-Q 分類與安全手冊開發
  • 用於 RISC-V 安全關鍵系統的確定式中斷處理、鎖步核心對以及記憶體保護

工業即時與邊緣運算應用

  • IEC 61508 SIL 合規性與 RISC-V 多核心平台上的確定性排程
  • RISC-V 的工業物聯網閘道器開發:連線性、邊緣分析與 OTA 韌體更新系統

總專案:端到端 RISC-V 系統開發

完整生命週期專案

  • 架構規範:為特定用例設計 ISA 擴充套件與核心配置
  • SystemVerilog 中的 RTL 實作,搭配 UVM 測試平台與形式驗證覆蓋率
  • FPGA 原型驗證、引導韌體開發以及裸機驅動程式堆疊整合
  • 為自訂 RISC-V 核心客製化 Linux BSP 與工具鏈
  • AI 工作負載部署:NPU 整合、模型量化與效能基準測試
  • 安全驗證:PMP 強制執行、安全開機以及加密加速基準測試
  • 技術架構文件、IP 策略分析以及跨功能團隊簡報

最低要求

 21 小時

人數


每位參與者的報價

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