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課程簡介
RISC-V 架構基礎與生態系概述
RISC-V ISA 景觀與產業採用
- 開放 ISA 哲學與 RISC-V 國際標準化景觀
- RISC-V 心智模型：載入-儲存架構、暫存器檔案、位元組排序
- 與 ARM、x86 及 POWER 比較：異質運算架構的取捨
- 生態系成熟度評估：SiFive、T-Head、Western Digital 及日益壯大的開原始矽晶片社群
- 標準化介面：RISC-V 特權 ISA、機器軟體抽象層（MSBL）
記憶體模型與 ABI 合規
- 非特權架構規範：CSR 地圖、例外處理及記憶體階層
- RV32I / RV64I 指令集與跨平台二進位檔可移植性的 ABI 合規
- 多處理器系統的記憶體排序慣例與屏障指令
RISC-V 程式設計與編譯工具鏈
低階指令程式設計
- 基本整數指令（I）、乘/除（M）、原子操作（A）擴展
- 針對 32 位元及 64 位元 RISC-V 目標的比特率感知程式設計策略
- 用於嵌入式與即時軟體系統的呼叫慣例與堆疊幀管理
編譯工具鏈熟練度
- 基於 LLVM 的編譯工具鏈：RISC-V 交叉編譯用的 Clang、LLVM、Binutils
- 用於裸機與 RTOS 環境的連結器腳本、區段及記憶體配置
- 編譯器內建函式最佳化層級與基於分析的程式碼調優
- 開原始工具鏈開發工作流程：建置、測試及打包客製化 GCC/Clang 工具鏈
嵌入式系統開發與即時作業系統
裸機與 RTOS 程式設計
- RISC-V 的 Rust 系統程式設計：零成本抽象、不安全記憶體管理與裸機開發
- No-Std 環境：客製化連結器、裝置驅動程式開發及記憶體映射 I/O
- RISC-V 目標的 Zephyr RTOS 與 Buildroot BSP 開發
- 周邊介面：GPIO、I2C、SPI、UART 及 DMA 控制器程式設計
功耗與效能最佳化
- 時鐘閂鎖、電源域管理與低功耗模式最佳化
- 透過模擬分析器與硬體效能計數器的週期精確效能分析
- 安全關鍵應用的即時中斷延遲調優
RISC-V 的 Linux 核心與開機載入程式開發
開機韌體與載入程式生態系
- OpenSBI（SBI 規範實現）：開機韌體開發
- RISC-V 上的 UEFI/EDK II：現代韌體開機堆疊開發
- RISC-V 單板電腦的 Coreboot 與 U-Boot 移植
Linux 核心整合
- RISC-V 主線核心貢獻：裝置樹覆蓋層、CPU 拓撲及中斷控制器（AIA）驅動程式開發
- 針對客製化 SoC 平台的供應商 BSP 開發與核心配置
- RISC-V 主機系統上的檔案系統支援、網路堆疊與容器化支援（Docker、Kubernetes）
RISC-V SoC 設計與 FPGA 原型開發
多核心 SoC 架構與整合
- RISC-V 多核心處理器的封片上網路（NoC）設計方法論
- Axi4/CHI 快取一致性與處理器間通訊協定
- 開原始 IP 整合：OpenCores、ChIPS Framework 及供應商 RTL 元件
- 匯流排矩陣設計與記憶體控制器整合（DDR、SRAM、eMMC、PCIe）
基於 FPGA 的處理器原型開發
- RISC-V 核心（如 BOOM、VexRiscv、PULP）的 FPGA 綜合與實現
- SystemVerilog 斷言（SVA）與基於 UVM 的功能驗證方法論
- RISC-V 核心驗證的形式驗證工具與基於屬性的測試
RISC-V 向量擴展與領域特定加速
RVV（RISC-V Vector）擴展深入探討
- 向量載入/儲存、向量融合乘加（VFMA）及矩陣運算加速
- 用於工作負載最佳化 SIMD 執行的變長向量操作（VL、VLEN）
- 向量遮罩操作、分段控制與資料型別靈活性，適用於 DSP 和 ML 工作負載
客製化 DSP 與領域特定指令設計
- 透過擴展與基於 CBAR 的操作數介面設計領域特定加速器
- 用於自訂指令產生與程式碼發送的編譯器前端修改
- 生產 SoC 中加速器整合的硬體-軟體分工策略
RISC-V 上的 AI 加速與邊緣機器學習
RISC-V 處理器的 NPU 設計與整合
- 神經運算單元架構：片上 AI 加速的脈衝陣列、張量核心與權重重壓縮
- 用於 RISC-V 邊緣部署的模型量化技術（INT8、INT4、FP8）
- 框架相容性：RISC-V 目標上的 TensorFlow Lite Micro、ONNX Runtime 及 PyTorch Edge
AI 工作負載的異質運算
- RISC-V 主機 CPU 與 AI 加速器 NPU 針對即時推論管線的協同設計
- 記憶體子系統最佳化：用於 ML 模型權重與激活值的 HBM/DDR 頻寬管理
- 邊緣 AI 推論系統的熱力與功耗預算
RISC-V 的硬體安全與機密運算
實體記憶體保護與可信執行
- 實體記憶體保護（PMP）與頁面表爬行者安全機制
- RISC-V 的安全飛地/TEE 架構：OP-TEE 整合、SEV 級可信執行環境
- 開機鏈安全性：信任根、安全開機及測量和啟動驗證
密碼學加速
- RISC-V 密碼學擴展（Zk、Zkr、K 擴展）：SHA、AES、RSA、RSA-PSS 與 ECC 加速
- 下一代 RISC-V 處理器的後量子密碼學（PQC）整合
- 側信道攻擊緩解技術：常數時間程式設計、遮罩與硬體隨機數產生器
進階自訂架構與 ISA 擴展設計
領域特定架構與自訂指令擴展
- ISA 擴展設計方法論：編碼、編碼表、ABI 影響分析及 RISC-V 國際規範提交流程
- 使用 CBAR（客製化基底位址暫存器）的客製化暫存器檔案設計以進行操作數調度
- 指令流水線、衝突偵測及自訂擴展的流水線修改
自訂架構修改的驗證與結案
- 自訂擴展的測試台設計：定向 vs. 約束隨機刺激產生
- 回歸測試框架與基於覆蓋率的架構修改驗證
- 互通性測試：確保自訂指令在既定 ABI 限制內運作
安全關鍵與汽車 RISC-V 應用
功能安全與汽車標準合規
- RISC-V 汽車處理器的 ISO 26262 功能安全合規
- RISC-V 矽 IP 的 ASIL-Q 分類與安全手冊開發
- 確定性中斷處理、鎖步核心對及安全關鍵 RISC-V 系統的記憶體保護
工業即時與邊緣運算應用
- IEC 61508 SIL 合規與 RISC-V 多核心平台上的確定性調度
- RISC-V 的工業物聯網閘道開發：連線性、邊緣分析與 OTA 韌體更新系統
終頂專案：端到端 RISC-V 系統開發
完整生命週期專案
- 架構規範：針對既定用例的 ISA 擴展與核心配置設計
- SystemVerilog RTL 實現，附上 UVM 測試台與形式驗證覆蓋率
- FPGA 原型開發、開機韌體開發及裸機驅動程式堆疊整合
- 客製化 RISC-V 核心的 Linux BSP 與工具鏈客製化
- AI 工作負載部署：NPU 整合、模型量化與效能基準測試
- 安全驗證：PMP 執行、安全開機及密碼學加速基準測試
- 技術架構文檔、IP 策略分析及跨功能團隊簡報
21 小時
客戶評論 (2)
培訓師的講解和互動非常出色，他很好地傳達了主題內容；儘管我可能經驗不足，但我從中學到了很多！
Pieter Bruynseels - Spot Buy Center BV
課程 - Design Patterns
機器翻譯
我喜歡我們使用的平臺，它非常友好且易於使用。我特別喜歡TypeScript部分，尤其是關於命名空間和模塊的內容。
Robert - DB Global Technology
課程 - JavaScript - Advanced Programming
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